Este estándar especifica el método de cálculo del retardo de diseño previo para las bibliotecas ASIC CMOS1 que contienen primitivas y memorias basadas en celdas que se utilizarán durante la fase de diseño previo de la simulación lógica, la verificación de temporización y la síntesis lógica. El método de cálculo del retardo abordado en esta norma consiste en 1) Estimación de la capacitancia del cable y 2) Método de cálculo del retardo basado en la consulta de tablas.