(U.S.) Joint Electron Device Engineering Council Soild State Technology Association
Alcance
Este estándar define la distribución de pines del dispositivo para funciones lógicas de 14, 16, 20 y 24 conductores. Este estándar de configuración de pines se aplica específicamente a la conversión de dispositivos lógicos encapsulados DIP a dispositivos lógicos encapsulados PSO-N/PQFN.