(U.S.) Joint Electron Device Engineering Council Soild State Technology Association
Alcance
Este estándar define la distribución de pines del dispositivo para funciones lógicas de 1, 2 y 3 bits de ancho. Esta distribución de pines se aplica específicamente a la conversión de dispositivos lógicos de 1, 2 y 3 bits con paquete en línea dual (DIP) a dispositivos lógicos de 1, 2 y 3 bits con paquete SON/QFN.