Institute of Electrical and Electronics Engineers (IEEE)
Alcance
Se proporciona la definición de la sintaxis y la semántica del lenguaje para SystemVerilog, que es un lenguaje unificado de diseño, especificación y verificación de hardware. Este estándar incluye soporte para modelar hardware a nivel de comportamiento, nivel de transferencia de registros (RTL) y niveles de abstracción a nivel de puerta, y para escribir bancos de pruebas usando cobertura, aserciones, programación orientada a objetos y restricciones...